Stage Ingénieur 3A / Projet de fin d'étude – Architecture Ultra-Low Power & RISC-V

Implémentation et vérification d’une architecture Ultra-Low Power sur une plate-forme intégrant un coeur RISC-V

Filiale du groupe industriel SEALSQ, IC’Alps est une société française, de 90 collaborateurs, spécialisée dans le développement d’ASIC ou circuits intégrés « sur-mesure » analogiques et numériques, pour ses clients.

Depuis ses deux centres de conception à Grenoble et Toulouse, IC’Alps sert de nombreux clients dans les secteurs exigeants de la sécurité, de l’automobile, du médical, de l’industrie, de l’aéronautique… Ses équipes d’ingénierie hautement qualifiées couvrent toutes les expertises nécessaires et possèdent une forte expérience dans les circuits intégrés analogiques, numériques et mixtes sur des technologies pouvant aller de 0,18 μm jusqu’à 3 nm.

Au sein de l’équipe conception numérique, dans le cadre d’un projet R&D visant à adresser des projets industriels, nous travaillons sur une plateforme SoC conçue autour d’un RISCV avec plusieurs fonctionnalités et périphériques. L’équipe a travaillé sur la définition d’une architecture à très basse consommation (Ultra-Low Power). Nous proposons un stage pour implémenter cette architecture, qui permettra de travailler sur le contrôle des domaines d’alimentation, les horloges, les modes d’alimentation ainsi que les transitions entre ces différents modes.

Ce stage touche à plusieurs aspects du métier de conception numérique des ASICs : RTL, séquences UVM, code C, UPF, interface conception/implémentation physique, simulations power…

L’Ultra-Low Power (ULP) est de plus en plus recherché dans tous les domaines d’innovation, car il permet d’augmenter l’autonomie des produits tout en réduisant leur consommation énergétique

Vos missions

  • Vous familiariser avec la plateforme SoC et l’environnement de travail IC’ALPS (code RTL, modèle UVM, flot de simulation…).
  • Comprendre l’architecture power de la plateforme.
  • Développer le RTL de la logique de contrôle.
  • Ecrire un ou plusieurs fichiers UPF définissant l’architecture power (power domains, power switches, power modes, isolation cells…).
  • Ecrire des séquences UVM et des tests en C implémentant les scénarios de test des modes d’alimentation.
  • Travailler à l’interface frontend-backend (synthèse, génération de VCD, simulations post-synthèse, simulations power-aware, analyse de consommation).

Compétences

  • Rigueur et autonomie
  • Esprit critique, analytique et curieux
  • Attrait pour les interfaces hardware/software et frontend/backend
  • Maitrise des langages SystemVerilog et C
  • Notions de méthodologie UVM

Conditions

  • Stage rémunéré
  • Durée/Dates : 6 mois à partir de février 2027
  • Lieu : Grenoble (Saint Martin d’Hères)
Postulez ici

Les + du poste

Vous intégrerez une équipe composée d’une dizaine de personnes prêtes à vous accompagner dans laquelle les idées de chacun sont étudiées.
 
A travers l’embauche de stagiaires ou de jeunes diplômés, nous investissons dans la formation de jeunes gens motivés et intéressés par une opportunité d’embauche. Dans notre cas, cela signifie que vous bénéficiez de la dynamique de développement de l’entreprise, du caractère innovant des projets, de la possibilité d’avoir des responsabilités larges tout en étant parrainés par une équipe d’experts disposés à partager leur savoir.
 
Alors, si vous avez envie de prendre part en équipe à un projet concret, depuis le besoin de l’utilisateur jusqu’à la mise en oeuvre au labo, si vous êtes curieux(se) et motivé(e) pour acquérir de nouvelles compétences auprès d’experts dans nos différents métiers, n’hésitez plus : venez rejoindre une entreprise dynamique pour relever ensemble les défis techniques dans la conception de circuits intégrés au service de besoins applicatifs diversifiés et envoyez vos CV et lettre de motivation à careers@icalps.com !