Stage Ingénieur 3A / Projet de fin d'étude – Vérification numérique & plateforme UVM

Conception et automatisation d’une plateforme UVM de validation de VIP

Filiale du groupe industriel SEALSQ, IC’Alps est une société française, de 90 collaborateurs, spécialisée dans le développement d’ASIC ou circuits intégrés « sur-mesure » analogiques et numériques, pour ses clients.

Depuis ses deux centres de conception à Grenoble et Toulouse, IC’Alps sert de nombreux clients dans les secteurs exigeants de la sécurité, de l’automobile, du médical, de l’industrie, de l’aéronautique… Ses équipes d’ingénierie hautement qualifiées couvrent toutes les expertises nécessaires et possèdent une forte expérience dans les circuits intégrés analogiques, numériques et mixtes sur des technologies pouvant aller de 0,18 μm jusqu’à 3 nm.

Au sein de l’équipe vérification numérique, dans le cadre d’une amélioration continue des méthodes de travail, nous cherchons à mettre en place un environnement de tests d’IP de Vérification (VIP). Le but est de pouvoir définir un certain nombre de configurations de base pour plusieurs VIP et vérifier leur bon fonctionnement. Et ce après chaque mise à jour du code de celles-ci pour garantir leur qualité et détecter les régressions avant l’intégration dans des projets clients.

Nous proposons donc un stage pour implémenter, tester et documenter cet environnement. Au travers de ce stage vous serez sensibilisé à la vision de vérification axée sur la couverture fonctionnel (functional coverage). Vous serez en immersion dans le métier d’ingénieur en vérification numérique en balayant test plan, cover plan, séquences UVM, covergroups, simulations dynamiques, Gitlab CICD, scripting Python…

Vos missions

  • Travailler avec plusieurs VIP de protocols (SPI, AHB, APB, JTAG, UART…)
  • Construire une plateforme générique intégrant plusieurs IP de vérification
  • Intégrer des VIP dans un environnement UVM
  • Etablir un plan de test cohérent
  • Ecrire des séquences UVM
  • Définir une couverture fonctionnel (functional coverage) représentant les configurations testées
  • Modifier et écrire des scripts Python
  • Mettre en place un flot de non-régression robuste
  • Documenter l’environnement afin d’assurer sa pérénité
  • Explorer de nouveaux outils de travail (Verilator, Formel, IA…)

Compétences

  • Rigueur, autonomie et curiosité
  • Attrait pour la vérification
  • Bases de la méthodologie UVM
  • Maîtrise des langages SystemVerilog et Python
  • Bonne connaissance de Git
  • Sensibilité au scripting

Conditions

  • Stage rémunéré
  • Durée/Dates : 6 mois à partir de février 2027
  • Lieu : Grenoble (Saint Martin d’Hères)
Postulez ici

Les + du poste

Vous intégrerez une équipe composée d’une dizaine de personnes prêtes à vous accompagner dans laquelle les idées de chacun sont étudiées.
 
A travers l’embauche de stagiaires ou de jeunes diplômés, nous investissons dans la formation de jeunes gens motivés et intéressés par une opportunité d’embauche. Dans notre cas, cela signifie que vous bénéficiez de la dynamique de développement de l’entreprise, du caractère innovant des projets, de la possibilité d’avoir des responsabilités larges tout en étant parrainés par une équipe d’experts disposés à partager leur savoir.
 
Alors, si vous avez envie de prendre part en équipe à un projet concret, depuis le besoin de l’utilisateur jusqu’à la mise en oeuvre au labo, si vous êtes curieux(se) et motivé(e) pour acquérir de nouvelles compétences auprès d’experts dans nos différents métiers, n’hésitez plus : venez rejoindre une entreprise dynamique pour relever ensemble les défis techniques dans la conception de circuits intégrés au service de besoins applicatifs diversifiés et envoyez vos CV et lettre de motivation à careers@icalps.com !